Altera hat seine nächste FPGA-Generation angekündigt. Es handelt sich um die 28nm-FPGAs der Stratix V-Familie, die eine serielle Switching-Kapazität bis zu 1,6 Terabit/s bieten. Gefertigt mit dem 28nm-HP (High Performance)-Prozess von TSMC, verfügen sie über maximal 1,1 Millionen Logikelemente, 53 MBit Embedded-Speicher, 3680 Multiplizierer (18 x 18) und integrierte Transceiver, die bis zu 28 GBit/s schnell sind.
Die Bausteine bieten auch applikationsfokussierte hartverdrahtete IP für die Systemintegration. Die Familie umfasst vier Varianten und ist für Anwendungen in der drahtlosen und drahtgebundenen Kommunikation, der Verteidigungstechnik, der Rundfunk-/Fernseh-Technik, für Computer und Massenspeicher sowie für die Test und Medizintechnik vorgesehen. Versionen der Familie:
- Stratix V GT-FPGAs –FPGAs mit integrierten 28-Gbit/s-Transceivern für 100-G-Systeme und darüber hinaus
- Stratix V GX-FPGAs – bieten Transceiver von 600 MBit/s bis zu 12,5 GBit/s
- Stratix V GS-FPGAs – Optimiert für die digitale Signalverarbeitung (DSP-Anwendungen) mit Transceivern von 600 MBit/s bis zu 12,5 GBit/s
- Stratix V E-FPGAs – Für das ASIC-Prototyping oder die Emulation von leistungsfähigen Computing-Anwendungen ausgelegt
Technische Details
Die Stratix V GX- und Stratix V GS-FPGAs bieten bis zu 66 Transceiver mit bis zu 12,5 GBit/s. Damit unterstützen sie 3G-, 6G- und 10G-Protokolle sowie elektrische Standards wie 10G/40G/100G, Interlaken und PCI Express (PCIe) Gen 3, Gen2 und Gen 1. Die Bausteine realisieren die direkte Interoperabilität zu 10G-Backplanes (10GBASE-KR) und optischen Modulen. Die 28-GBit/s-Transceiver GT-Versionen sind dafür ausgelegt, die CEI-28G-Spezifikation zu erfüllen. Dabei benötigen die 28-GBit/s-Transceiver etwa 200mW je Kanal, was die System-Verslustleistung bezogen auf die Bandbreite reduziert.
Die FPGAs verfügen auch über ein DDR3-Speicher-Interface (7 x 72 Bit, 1600 MBit/s) und LVDS-Kanäle mit 1,6 GBit/s über die I/Os. Altera hat verschiedene Erweiterungen der Core-Architektur vorgenommen, um die Flächen- bzw. Logik-Effizienz und die Systemleistung zu verbessern. Dazu gehören:
- Neue ALM-Architektur (ALM: Adaptive Logik-Module) mit mehr als 800000 zusätzlichen Registern im größten Baustein. Die ALM-Architektur ist für Designs mit zahlreichen Registern und Pipeline-Strukturen wichtig.
- Erweitere Embedded-Speicherstruktur mit M20K-Blöcken
- DSP-Blöcke mit variabler Genauigkeit
- Partielle Rekonfiguration – damit können Entwickler Teile des FPGAs neu konfigurieren, während andere Sektionen davon nicht berührt werden und weiter arbeiten.
Hard-IPs
Die Stratix V-FPGAs bieten die Möglichkeit der Hard-IP-Integration im FPGA. Zu den Hardware-IP-Funktionen gehören PCIe (Gen3, Gen2, Gen1), 40G/100G Ethernet, CPRI/OBSAI, Interlaken, Serial RapidIO (SRIO) 2.0 und 10 Gigabit Ethernet (GbE) 10GBASE-R. Speicher-Schnittstellen mit festverdrahteten Schreib-/Lese-Pfaden umfassen DDR3, RLDRAM II und QDR II+. Außerdem bieten sie auch Embedded HardCopy-Blöcke.
Mit dieser Methodik kann Altera in Hardware implementierte Funktionen im FPGA schnell ändern und ermöglicht so die Entwicklung von Baustein-Varianten in drei bis sechs Monaten. Embedded HardCopy-Blöcke bieten den Entwicklern das Äquivalent von 700000 zusätzlichen LEs mit 65 Prozent geringerer Leistungsaufnahme im Vergleich zu einer „Softlogik“-Implementierung
Pfad zu HardCopy V-ASICs
Altera bietet für die Stratix V-FPGAs auch Weg zur ASIC-Fertigung mit HardCopy V-ASICs. Details zu den HardCopy V-ASICs sollen zu einem späteren Zeitpunkt bekannt gegeben werden.
Verfügbarkeit
Altera plant die Auslieferung der ersten Muster der Stratix V-FPGAs für das 1. Quartal 2011. Die FPGAs werden von der Design-Software Quartus II Version 10.0 unterstützt, die für das 2. Quartal 2010 vorgesehen ist. White-Papers, Videos und technische Dokumentation sind online verfügbar.
