Xilinx kündigte drei Connectivity IP-Cores für programmierbare 3G+/4G Wireless Basisstationen an. Sie heißen LogiCORE IP Core Serial RapidIO Gen 2 v1.2 Endpoint, LogiCORE IP Core JESD204 v1.1 IP und LogiCORE IP Core CPRI v4.1. Der LogiCORE IP Core Serial RapidIO Gen 2 v1.2 Endpoint entspricht der RapidIO Gen 2.2 Spezifikation der RapidIO Association und unterstützt Line-Raten bis zu 6,25 G mit 1x/2x/4x Breite.
Er besteht aus einem flexiblen Serial RapidIO Physical Layer Core, Logical (I/O) und Transport Layer Core. Er wird von der Serie 7 und den Virtex-6 FPGAs unterstützt und ist als konfigurierbares Buffer-Design, einschließlich Reference Clock- und Reset-Modul ausgelegt. Das Referenz-Design zur Konfiguration ermöglicht die Auswahl der Funktionsblocks für die jeweils vorgesehene Applikation.
Dieser IP-Core verdoppelt außerdem die Bandbreite in FPGA/CPU/DSP Multi-Prozessor-Farmen zur Implementierung komplexer Algorithmen und Signalverarbeitungsfunktionen, etwa in Wireless-Infrastrukturen mit stetig steigenden Datendurchsätzen.
Der LogiCORE IP Core CPRI v4.1 ist entsprechend der Common Public Radio Interface (CPRI) Standard-Spezifikation v4.2 ausgelegt. Er eignet sich zur Anbindung von Radio Equipment Controllern (REC) oder Baseband/Channel Cards an eine oder mehrere Funkeinheiten (Radio Cards). Der Core unterstützt eine optimierte Implementierung, welche I/Q-Funkdaten, Stations-Management und Synchronisierung in einem Protokoll unterstützt. Zusammen mit den FPGAs der Serie 7 verdoppelt der Xilinx CPRI v4.1 IP-Core die Konnektivität zu entfernten Funkstationen auf 9,8 G und erhöht entsprechend die Systemkapazität.
Bei schnell steigenden Abtastraten der Datenkonverter für höhere System-Durchsätze ersetzt der JESD204B v.1.1 IP Core die parallele Anbindung von Datenkonvertern durch serielle 1/2/4 High-speed Schnittstellen. Das überwindet die I/O-Constraints und senkt die Kosten und Komplexität des PCB-Layouts. Der LogiCORE IP-Core JESD204 v1.1 IP ist ein Soft-IP-Core nach JEDEC- (Joint Electron Devices Engineering Council) Standard JESD204B, der das serielle Interface und das Link-Protokoll zwischen Datenwandlern und Logikbausteinen beschreibt. Auch dieser IP-Core wird von den FPGAs der Serie 7 unterstützt. Er kann als JESD204B Transmitter zur Anbindung an DACs oder als JESD204B Receiver für ADCs konfiguriert werden.
Preise und Verfügbarkeit
LogiCORE IPCore Serial RapidIO Gen 2 v1.2, CPRI v4.1 und JESD204B v1.1 sind in der Xilinx ISE Design Suite 13.3 verfügbar und ohne Berechnung zur Evaluierung erhältlich.
